SGRAM-GDDR5 EMMC Speicherchips 32 gebissene 4G 128MX32 SMD SMT

Produkt-Beschreibung

EDW4032BABG-70-F-R ursprüngliches D-RAM GDDR5 4G 128MX32 FBGA Gedächtnis

Eigenschaften

• VDD = VDDQ = 1.6V/1.55V/1.5V ±3% und 1.35V ±3%

• Datenrate: 6,0 Gb/s, 7,0 Gb/s, 8,0 Gb/s

• 16 interne Banken • Vier Bankengruppen für tCCDL = tCK 3

• Architektur des vorzeitigen Abfangens 8n-bit: Bit 256 pro Reihenlesen oder Schreibzugriff für x32; Bit 128 für x16 • Explosionslänge (Querstation): 8 nur

• Programmierbare CAS-Latenz: 7-25

• Programmierbar SCHREIBEN Sie Latenz: 4-7

• Programmierbare zyklische Blockprüfung LAS Latenz: 2-3

• Programmierbare zyklische Blockprüfung SCHREIBEN Latenz: 8-14

• Programmierbares EDC-Griffmuster für CDR

• Vorbelastung: Selbstwahl für jeden gesprengten Zugang

• Auto erneuern und Selbst erneuern Modi

• Erneuern Sie Zyklen: 16.384 cycles/32ms

• Schnittstelle: Unechte offene kompatible Ertrag des Abflusses (POD-15): 40Ω Zug-unten, 60Ω ziehen hoch

• Auf-Würfelbeendigung (ODT): 60Ω oder 120Ω (NOM)

• ODT und Ertragfahrerstärkeselbstkalibrierung mit externem Stift des Widerstandes ZQ: 120Ω

• Programmierbare Beendigungs- und Fahrerstärkeausgleich

• Auswählbares externes oder internes VREF für Dateneingaben; programmierbare Ausgleich für internes VREF

• Unterschiedliches externes VREF für Adress-/Befehlsinput

• TC = 0°C zu +95°C

• Konfiguration des Modus x32/x16 eingestellt am Einschalten mit EDC-Stift

• Unsymmetrische Schnittstelle für Daten, Adresse und Befehl

• Vierteldatenrate Differenzzeituhrinput CK_t, CK_c für Adresse und Befehle

• Zwei Differenzzeituhrinput der HälfteDatenrate, WCK_t und WCK_c, jeder verbunden mit zwei Datenbytes (DQ, DBI_n, EDC)

• DDR-Daten (WCK) und Wenden (CK)

• Sdr-Befehl (CK)

• Schreiben Sie Datenmaskenfunktion über Adressbus (einzelne doppelte Bytemaske)

• Datenbusumstellung (DBI) und Adressbusumstellung (ABI)

• Input/Output PLL AN/AUS-Modus

• Arbeitszykluskorrektor (DCC) für Datenuhr (WCK)

• Aussperrung Digital RAS