MT61K256M32JE-14-A 8gb EMMC Flash-Speicher Dram-Prüfer IC GDDR6 8G 256MX32

Produkt-Beschreibung

MT61K256M32JE-14: Eine ursprüngliche D-RAM GDDR6 8G 256MX32 FBGA Gedächtnis-Datenspeicherung

Eigenschaften

• VDD = VDDQ = 1.35V ±3%, 1.25V ±3% und 1.20V – 2%/+3%

• VPP = 1.8V – 3%/+6%

• Datenrate: 12 Gb/s, 14 Gb/s, 16 Gb/s

• 2 verschiedene unabhängige Kanäle (x16)

• x16/x8 und 2 Kanal/Pseudomoduskonfigurationen des kanals (PC) eingestellt am Zurückstellen

• Unsymmetrische Schnittstellen pro Kanal für Befehlsadresse (CA) und Daten

• Differenzzeituhrinput CK_t/CK_c für CA pro 2 Kanäle

• Eine Differenzzeituhr gab WCK_t/WCK_c pro Kanal für Daten ein (DQ, DBI_n, EDC)

• Doppelter Befehl der Datenrate (DDR)/Adresse (CK)

• ViererkabelDatenrate (QDR) und doppelte Daten der Datenrate (DDR) (WCK), abhängig von Arbeitsfrequenz

• Architektur des vorzeitigen Abfangens 16n mit 256 Bits pro Reihenlesen oder Schreibzugriff

• 16 interne Banken

• 4 Bankengruppen für tCCDL = 3tCK und 4tCK

• Programmierbare GELESENE Latenz

• Programmierbar SCHREIBEN Sie Latenz

• Schreiben Sie Datenmaskenfunktion über CA-Bus mit einzelner und doppelter Bytemaskenkörnigkeit

• Datenbusumstellung (DBI) und CA-Busumstellung (CABI)

• Input/Output PLL

• CA-Bustraining: CA-Inputüberwachung über Signale DQ/DBI_n/EDC

• WCK2CK-Uhrtraining mit Phaseninformationen über EDC-Signale

• Datenlesen und schreiben Training über gelesene Fifo (Tiefe = 6)

• Lese-Schreibdatenübertragungsintegrität gesichert durch zyklische Blockprüfung

• Programmierbare zyklische Blockprüfung LAS Latenz

• Programmierbare zyklische Blockprüfung SCHREIBEN Latenz

• Programmierbares EDC-Griffmuster für CDR

• RDQS-Modus auf EDC-Stiften