MPC852TVR50A-Mikroprozessoren MPU-Ethernet 50 MHZ-Ethernet I2C SPI UART USB

Produkt-Beschreibung

MPU-Ethernet Mikroprozessoren MPC852TVR50A-hoher Qualität 50 MHZ-Ethernet I2C SPI UART USB

Eigenschaften

Die folgende Liste fasst die Schlüssel-MPC852T-Eigenschaften zusammen:

• Eingebetteter MPC8xx-Kern bis 100 MHZ

• Maximaler Frequenzbetrieb des externen Busses ist 66 MHZ

— Die Frequenzen des Kernes 100MHz/80MHz stützen nur 2:1modus

— Die Frequenzen des Kernes 50MHz/66MHz stützen 1:1- und 2:1modi

• Einzelheft, 32-Bit-Kern (kompatibel mit der PowerPC-Architekturdefinition) mit 32, universelle 32-Bit-Register (GPRs)

— Der Kern führt Niederlassungsvorhersage mit bedingtem vorzeitigem Abfangen, ohne bedingte Durchführung durch

— Pufferspeicher der Daten 4-Kbyte und Pufferspeicher der Anweisung 4-Kbyte

– Pufferspeicher der Anweisung 4-Kbyte ist Zweiweg, Satz-vereinigend mit 128 Sätzen

– Pufferspeicher der Daten 4-Kbyte ist Zweiweg, Satz-vereinigend mit 128 Sätzen

– Pufferspeicherkohärenz für Anweisungs- und Datenpufferspeicher wird auf 128 Pufferspeicherblöcken des Bits (4-word) aufrechterhalten

– Pufferspeicher werden physikalisch adressiert, einen wenigen letzt bearbeiteten (LRU) Ersatzalgorithmus einführen, und sind auf einer Pufferspeicherblockbasis verschließbar

— MMUs mit 32 Eintritt TLB, völlig vereinigende Anweisung und Daten TLBs

— MMUs-Stützmehrfache Seitengrößen von 4, 16 und 512 Kbytes und von 8 MBYTEs; 16 virtuelle Adressräume und 16 Schutzgruppen

• Bis 32-Bit-Datenbus (dynamisches Busbearbeiten für 8, 16 und 32 Bits)

• 32 Adreßlinien

• Gedächtnisprüfer (acht Banken)

— Enthält kompletten Prüfer dynamischen RAMs (D-RAM)

— Jede Bank kann eine Signalsteuerung eines Bausteins oder ein RAS sein, zum von einer D-RAM-Bank zu stützen

— Bis 30 Wartezustände programmierbar pro Speicherbank

— Glueless-Schnittstelle zum D-RAM, zu SIMMS, zu SRAM, zu EPROM, zu grellen EPROM und zu anderen größtintegrierten Speicherbauelementen

— D-RAM-Prüfer programmierbar die meisten Größen- und Geschwindigkeitsgedächtnisschnittstellen stützen

— Vier CAS-Linien, vier WIR Linien, eine OE-Linie

— Stiefelsignalsteuerung eines bausteins verfügbar am Zurückstellen (Wahlen für 8, 16- oder 32-Bit-Gedächtnis)

— Variable Blockgrößen (32 Kbyte-256 MBYTE)

— Auswählbarer Schreibschutz

— Auf-Chipbus-Schlichtungslogik

• Schneller Ethernet-Prüfer (FEC)

• Universelle Timer

— Zwei 16-Bit-Timer oder ein 32-Bit-Timer

— Tormodus kann die Zählung aktivieren

— Unterbrechung kann auf Bezugsmatch- und -ereignisgefangennahme maskiert werden

• Integrationseinheit (SIU)

— Busmonitor

— Software-Wachhund