Chip SMD der integrierten Schaltung A3P250-FG256 feldprogrammierbare Gatteranordnung Inspektion TFPGA

Produkt-Beschreibung

A3P250-FG256 SMD/Inspektion TFPGA - feldprogrammierbare Gatteranordnung

Eigenschaft

• 15 K bis 1 M System Gates

• Bis 144 Kbits von wahrem Doppel-Hafen SRAM

• Bis 300 Benutzer I/Os

• 130 Nanometer, Metall 7-Layer (6 Kupfer), Blitz-ansässiger CMOS-Prozess

• Augenblick auf Unterstützung des Niveau-0

• Einzel-Chip-Lösung

• Behält programmierten Entwurf, wenn Sie weg angetrieben werden

• 350 MHZ-Systemleistung

• 3,3 V, 66 MHZ 64-Bit-PCI-†

• ISP unter Verwendung des Auf-Chips 128-Bit brachte Dekodierung des Verschlüsselungs-Standard-(AES) (ausgenommen ARM®-ermöglichte Geräte ProASIC®3) über JTAG voran, konformes) † (IEEE 1532

• FlashLock®, zum von FPGA-Inhalt zu sichern

• Kern-Spannung für geringe Energie

• Unterstützung für 1,5 nur für V Systeme • Niederohmige grelle Schalter• Segmentiert, hierarchical routing und Uhr-Struktur• 700 Mbps DDR, LVDS-fähiges I/Os (A3P250 und oben genannte)

• 1,5 Operation V, Misch-Spannung mit 1,8 V, mit 2,5 V und 3,3 v-

• Stromversorgungs-Spannungs-Unterstützung der breiten Palette pro JESD8-B, I/Os von 2,7 V zu 3,6 V funktionieren lassend • Bank-auswählbare Input-/Outputspannungen-oben zu 4 Banken pro Chip

• Unsymmetrische Input-/Outputstandards: LVTTL, LVCMOS 3,3 V/2,5 V/1,8 V/1,5 V, 3,3 V PCI/3,3 V PCI-X † und LVCMOS 2,5 Input V/5,0 V

• Differenziale Input-/Outputstandards: LVPECL, LVDS, B-LVDS und M-LVDS (A3P250 und oben genanntes) • Input/Output registriert auf Input, Ertrag und ermöglicht Wegen

• Heiß-austauschbares und kaltes Sparsamkeitsi-/os‡

• Programmierbares Ertrag-Anstiegsgeschwindigkeit † und Antriebs-Stärke • Schwach ziehen Sie /-Down hoch

• Grenzscan-Test IEEE 1149,1 (JTAG)

• Pin-kompatible Pakete über der Familie ProASIC3